AES算法的可配置硬件結(jié)構(gòu)設(shè)計與實現(xiàn)
所屬分類：技術(shù)論文
上傳者：aet
文檔大?。?span>308 K
標簽： SoPC
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文檔介紹：在分析AES算法的基礎(chǔ)上，介紹了該算法各模塊的設(shè)計實現(xiàn)方法，并將加解密運算結(jié)構(gòu)設(shè)計為1個統(tǒng)一的結(jié)構(gòu)。通過對密鑰生成算法的分析，將3種密鑰長度的密鑰生成算法進行了可配置設(shè)計，使該設(shè)計能夠?qū)崿F(xiàn)加解密功能。該設(shè)計通過了FPGA仿真驗證，與傳統(tǒng)設(shè)計方案相比大大減小了硬件資源的消耗。
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