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AMD慶祝賽靈思成立40周年

40 年前，賽靈思（Xilinx）推出了一種革命性的設(shè)備，讓工程師可以在辦公桌上使用邏輯編程。賽靈思開(kāi)發(fā)的現(xiàn)場(chǎng)可編程門(mén)陣列（FPGA）使工程師能夠?qū)⒕哂凶远x邏輯的比特流下載到臺(tái)式編程器中立即運(yùn)行，而無(wú)需等待數(shù)周才能從晶圓廠(chǎng)返回芯片。如果出現(xiàn)錯(cuò)誤或問(wèn)題，設(shè)備可以在那里重新編程。

一種電纜終端頭紅外識(shí)別算法的FPGA實(shí)現(xiàn)研究

針對(duì)在電站巡檢中電纜終端頭識(shí)別準(zhǔn)確率低、實(shí)時(shí)性差等問(wèn)題，設(shè)計(jì)一種基于粒子群算法（Particle Swarm Optimization，PSO）優(yōu)化反向傳播（Back Propagation，BP）神經(jīng)網(wǎng)絡(luò)的現(xiàn)場(chǎng)可編程門(mén)陣列（Field Programmable Gate Array，F(xiàn)PGA）紅外識(shí)別系統(tǒng)。紅外識(shí)別算法實(shí)現(xiàn)包括使用改進(jìn)區(qū)域生長(zhǎng)算法對(duì)紅外圖像進(jìn)行分割，隨后計(jì)算Hu不變矩作為神經(jīng)網(wǎng)絡(luò)輸入特征。對(duì)于PSO-BP神經(jīng)網(wǎng)絡(luò)，選擇7-10-1的網(wǎng)絡(luò)結(jié)構(gòu)，訓(xùn)練后均方誤差為0.085，優(yōu)于BP神經(jīng)網(wǎng)絡(luò)的0.136。在FPGA上實(shí)現(xiàn)時(shí)，采用定點(diǎn)數(shù)據(jù)量化、流水線(xiàn)結(jié)構(gòu)及并行計(jì)算方法，同時(shí)對(duì)Sigmoid激活函數(shù)應(yīng)用二次方程多段擬合。最終經(jīng)過(guò)仿真驗(yàn)證，該系統(tǒng)識(shí)別率達(dá)到了92%并且算法速度提高了約6倍。

發(fā)表于：7/24/2025

基于組件復(fù)用的可重構(gòu)I²C總線(xiàn)讀寫(xiě)控制電路設(shè)計(jì)

現(xiàn)代軟件無(wú)線(xiàn)電架構(gòu)中通常為了滿(mǎn)足軟件實(shí)時(shí)性而采用FPGA作預(yù)處理功能，但隨著軟件無(wú)線(xiàn)電系統(tǒng)不斷朝綜合化和智能化方向發(fā)展，如何應(yīng)對(duì)各類(lèi)復(fù)雜使用場(chǎng)景給系統(tǒng)設(shè)計(jì)者帶來(lái)越來(lái)越多的挑戰(zhàn)。面對(duì)不斷激增的需求，F(xiàn)PGA設(shè)計(jì)中經(jīng)常暴露出可移植性差、平臺(tái)依賴(lài)性強(qiáng)、程序?qū)﹂_(kāi)發(fā)人員的依賴(lài)度高、系統(tǒng)集成與整合度難度大等問(wèn)題。選取電子裝備中常用的I²C總線(xiàn)控制部分，借鑒軟件工程中“高內(nèi)聚、低耦合”的模塊化設(shè)計(jì)思想，提出一種總線(xiàn)控制電路的優(yōu)化策略，即基于組件復(fù)用的方法設(shè)計(jì)了一種可重構(gòu)I²C總線(xiàn)讀寫(xiě)控制電路。該電路具備按需配置波特率功能，同時(shí)具有可選的APB接口以及中斷功能，提供讀/寫(xiě)數(shù)據(jù)位寬分別為1 B/2 B/4 B系列控制組件，并通過(guò)配置系列組件的方式重構(gòu)讀/寫(xiě)數(shù)據(jù)位寬。該電路具有實(shí)際的工程價(jià)值且已成功應(yīng)用于不同項(xiàng)目以及TPAFEA008、ADT75和LTC2991等常用器件上。

發(fā)表于：7/24/2025

英飛凌推出XENSIV? 3D磁傳感器，為汽車(chē)、工業(yè)和消費(fèi)類(lèi)應(yīng)用帶來(lái)高精度位置檢測(cè)功能

【2025年7月22日, 德國(guó)慕尼黑訊】憑借在磁位置傳感器領(lǐng)域的深厚積累，全球功率系統(tǒng)和物聯(lián)網(wǎng)領(lǐng)域的半導(dǎo)體領(lǐng)導(dǎo)者英飛凌科技股份公司（FSE代碼：IFX / OTCQX代碼：IFNNY）推出了第三代XENSIV? 3D磁性霍爾效應(yīng)傳感器。新一代產(chǎn)品共包含三個(gè)系列：TLE493D-W3B6-Bx、TLE493D-P3B6和TLE493D-P3I8

發(fā)表于：7/22/2025

基于FPGA的音頻Sigma-Delta調(diào)制器設(shè)計(jì)與實(shí)現(xiàn)

隨著數(shù)字音源的普及，數(shù)模轉(zhuǎn)換器（Digital to Analog Converter， DAC）成為音頻設(shè)備中不可或缺的元件，其精度往往決定著整個(gè)系統(tǒng)的信號(hào)保真度?；诖?，利用噪聲整形技術(shù)對(duì)用于高精度音頻DAC的Sigma-Delta調(diào)制器進(jìn)行設(shè)計(jì)和現(xiàn)場(chǎng)可編程門(mén)陣列（Field Programmable Gate Array， FPGA）實(shí)現(xiàn)。通過(guò)搭建測(cè)試系統(tǒng)，測(cè)試結(jié)果表明，所設(shè)計(jì)的Sigma-Delta調(diào)制器在輸入信號(hào)為1 411.2 kHz采樣頻率、1 kHz頻率、0 dBFS（Full Scale）幅度的正弦信號(hào)條件下，其輸出信噪比（Signal to Noise Ratio， SNR）可達(dá)107.4 dB；當(dāng)輸入信號(hào)頻率在音頻頻帶內(nèi)時(shí)（輸入信號(hào)幅度為0 dBFS），其輸出SNR穩(wěn)定保持在104 dB以上；并可用于WAV音樂(lè)播放器中。

發(fā)表于：6/19/2025

如何在LTspice中添加電壓控制開(kāi)關(guān)

　　摘要　　本文詳細(xì)介紹了在LTspice®原理圖中添加電壓控制開(kāi)關(guān)的步驟。文中列舉了幾個(gè)示例，著重說(shuō)明了電壓控制開(kāi)關(guān)在瞬態(tài)仿真中的使用。

發(fā)表于：6/15/2025

從發(fā)明到 AI 加速:慶祝 FPGA 創(chuàng)新 40 周年

今年是首款商用現(xiàn)場(chǎng)可編程門(mén)陣列( FPGA )誕生 40 周年,其帶來(lái)了可重編程硬件的概念。通過(guò)打造“與軟件一樣靈活的硬件”,FPGA 可重編程邏輯改變了半導(dǎo)體設(shè)計(jì)的面貌。這是開(kāi)發(fā)人員第一次能在設(shè)計(jì)芯片時(shí),如果規(guī)格或需求在中途、甚至在制造完成后發(fā)生變化,他們可以重新定義芯片功能以執(zhí)行不同的任務(wù)。

發(fā)表于：6/4/2025

AMD慶祝賽靈思成立40周年

40 年前，賽靈思（Xilinx）推出了一種革命性的設(shè)備，讓工程師可以在辦公桌上使用邏輯編程。賽靈思開(kāi)發(fā)的現(xiàn)場(chǎng)可編程門(mén)陣列（FPGA）使工程師能夠?qū)⒕哂凶远x邏輯的比特流下載到臺(tái)式編程器中立即運(yùn)行，而無(wú)需等待數(shù)周才能從晶圓廠(chǎng)返回芯片。如果出現(xiàn)錯(cuò)誤或問(wèn)題，設(shè)備可以在那里重新編程。

發(fā)表于：6/4/2025

開(kāi)啟工業(yè)4.0：集成EtherCAT和萊迪思FPGA實(shí)現(xiàn)高級(jí)自動(dòng)化

　　隨著工業(yè)領(lǐng)域向?qū)崿F(xiàn)工業(yè)4.0的目標(biāo)不斷邁進(jìn)，市場(chǎng)對(duì)具備彈性連接、低功耗、高性能和強(qiáng)大安全性的系統(tǒng)需求與日俱增。　　然而，實(shí)施數(shù)字化轉(zhuǎn)型并非總是一帆風(fēng)順。企業(yè)必須在現(xiàn)有環(huán)境中集成這些先進(jìn)系統(tǒng)，同時(shí)應(yīng)對(duì)軟件孤島、互聯(lián)網(wǎng)時(shí)代前的老舊設(shè)備以及根深蒂固的工作流程等挑戰(zhàn)。它們需要能夠在這些限制條件下有針對(duì)性地應(yīng)用高性能軟硬件的解決方案。

發(fā)表于：5/23/2025

基于FPGA的多通道橇載數(shù)據(jù)采集存儲(chǔ)系統(tǒng)設(shè)計(jì)

針對(duì)火箭橇試驗(yàn)極端環(huán)境下數(shù)據(jù)測(cè)量難、精確度不高等問(wèn)題，設(shè)計(jì)了一種基于FPGA的多通道、高精度數(shù)據(jù)采集存儲(chǔ)系統(tǒng)。該系統(tǒng)能夠?qū)鞲衅鬏敵龅哪M信號(hào)進(jìn)行調(diào)理，以FPGA作為主控芯片，控制兩片AD7606芯片對(duì)12個(gè)通道進(jìn)行同步采集，將采集的數(shù)據(jù)進(jìn)行實(shí)時(shí)處理并存儲(chǔ)至Flash芯片。PC端的上位機(jī)可以對(duì)存儲(chǔ)至Flash的數(shù)據(jù)進(jìn)行回讀，并將數(shù)據(jù)解析繪圖。并通過(guò)灌封工藝使系統(tǒng)具有抗高沖擊、高過(guò)載的特性。經(jīng)試驗(yàn)表明，該系統(tǒng)實(shí)現(xiàn)了12路通道的實(shí)時(shí)同步采集，測(cè)量結(jié)果非線(xiàn)性誤差不大于1%，能夠滿(mǎn)足火箭橇試驗(yàn)環(huán)境下數(shù)據(jù)采集與存儲(chǔ)的可靠性要求。

發(fā)表于：5/15/2025

基于芯粒的Flash FPGA驅(qū)動(dòng)測(cè)試技術(shù)

針對(duì)基于芯粒的Flash FPGA驅(qū)動(dòng)覆蓋率測(cè)試，利用Flash FPGA的系統(tǒng)控制寄存器與邊界掃描寄存器模塊，配置FPGA不同的驅(qū)動(dòng)模式，并通過(guò)傳統(tǒng)的單芯片F(xiàn)lash單元配置進(jìn)行對(duì)比驗(yàn)證。實(shí)驗(yàn)結(jié)果表明，基于芯粒的Flash FPGA控制寄存器配置的驅(qū)動(dòng)性能與傳統(tǒng)的單芯片F(xiàn)lash單元配置一致，測(cè)試時(shí)間縮短到1/3。

發(fā)表于：5/14/2025